用verilog语言设计2位全加器

深圳儿童生日派对策划 2024-06-17 20:23:58
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参考代码如下,module add_1bit (a, b, ci, s, co)input a, b, ci; //ci为上个进位。output reg s, co; //co为当前的进位,s为加结果always@(*) begin co = (a&b) | (b&ci) | (ci&a); if (ci) s = ! (a^b); else s = (a^b); end endmodule 20210311
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